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更新时间: 2024-05-30
电路规则检查属于集成电路设计物理验证的一部分。其主要目的是验证版图与电路原理图的电路结构是否一致。 电路设计者完成电路设计和仿真后交由版图设计者完成掩模工作。 确保所画版图与设计电路完全一致就是 LVS 工具要做的工作。LVS检查的内容可以槪括为两点：①所有信号的电气连接关系是否一致；②器件类型尺寸是否一致。LVS 文件一般由晶圆代工厂提供 [1] 。 LVS 不是一个简单地将版图与电路原理图进行比较的过程，它需要分两步完成。第—步“抽取”，第二步“比较”。 首先根据 LVS 提取规则，EDA 工具从版图中抽取出版图所确定的网表文件; 然后将抽取出的网表文件与电路网表文件进行比较。需要说明的是:抽取的网表为晶体管级的 SPICE网表，而电路网表为门级的Verilog网表，该门级网表需要结合SPICE模型/CDL模型转化为SPICE网表，才能与抽取的网表进行逻辑等效性比对。如果两个网表的电路连接关系和器件完全一致则通过 LVS 检査。反之，说明版图存在与电路不一致的地方，需要进行检査并加以处理或修改更正
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